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10G光网络信号抖动测量鉴定分析

2010-10-14 12:04
龙凰
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  采样示波器

  取样示波器给抖动测量提供了较宽的带宽。取样示波器可能是观察数据率高达60Gbps信号的唯一有效工具。而且,当需要捕捉相对较“慢”的信号谐波时,也适合采用取样示波器。

  取样示波器根据重复性输入样本来构建波形采集,波形样本来源于无数个周期。许多类型的串行设备都能提供产生这种重复波形流的诊断回路,或者利用外部数据生成器作为驱动源。

  取样示波器可配置应用特有的抖动/噪音分析软件包,以提供抖动分离、噪声分离和BER目测等抖动分析功能。

  影响抖动测量的示波器特性

  定时精度是单次定时测量最重要的技术要求,因为它决定着测量值有多接近实际值。它既考虑了可重复性,也考虑了分辨率。定时精度由许多因素决定,包括采样间隔、时基准确度、量化误差、内插误差、放大器垂直噪声和取样时钟抖动。其中任何一种因素都会造成定时误差,而所有因素共同作用构成增量时间精度(DTA)。高端示波器的DTA近似等于:

  式中: A = 输入信号幅度(V)

  trm =10~90%被测量的上升时间(s)

  N=输入参考噪声(VRMS)

  tj=中/短期孔径不确定性(sRMS)

  TBA =时基准确度(2ppm)

  持续时间(duration)=增量时间测量值(sec)

  所有这些都假设是采用高斯滤波器响应产生的边沿波形。

  特定仪器的特殊DTA信息可以通过查阅其手册找到。通常情况下,规范意味着对任何边-边的定时测量都可确定结果精度,对NIST是有保障并可追溯的。上面的方程式中含有标度、信号幅度、输入噪声和其他影响因素。DTA这个话题太复杂,无法在本文中进行全面的解释。不过,如果试图按飞秒级来检定定时系统,则应考虑DTA。

  测量分辨率

  测量分辨率定义了可靠检测测量变化的能力,不要把它和测量精度,甚至是测量重复性相混淆。在定时测量中,分辨率是辨别信号定时中细微变化的能力,而不管变化是有目的的,还是由噪音引起的。硬件计数器的位宽度、甚至计数器的电频宽等基本因素,都会限制定时分辨率。某些隐性的因素,如执行算术平均运算的软件等,也会对定时分辨率构成限制。

  硬件定时器中,如像典型时间间隔分析器(TIA、SIA)等,其定时分辨率的硬件限制在数百飞秒。如果硬件计数器或等效电路的时钟定在5GHz,那它就无法检测到小于0.2ps的任何变化。这是器件的物理局限。

  实时示波器的定时分辨率则受到采样率、内插精度和基于软件的数学运算库的限制。在使用50Gsps采样率和SIN(X)/X内插时,分辨率可能会达到几十飞秒。因为在这种情况下分辨率是基于数学运算库的,因此实际分辨率低于一飞秒(0.0001ps)。

  分辨率体现着测量定时中极细微变化的能力,但这可能并不一定反映真实情况。想想,当测量变化小于仪器内的固有噪声时,会发生什么情况?因此,在测量小幅噪声或抖动时,必须考虑示波器系统的抖动本底噪声。只是简单地知道系统分辨率,对理解精度或示波器的整体能力的实际极限并没有什么帮助。

  抖动本底噪声(JNF)

  抖动本底噪声(JNF)是抖动测量时仪器固有的噪声。在示波器中JNF决定着可以检测到的抖动底限。JNF附近的抖动幅度客观上是无法观察到的。验证JNF的方法之一,便是测量没有噪声的、完美定好的信号。尽管理想的信号非常少见,不过可用来表征抖动本底噪声的适合信号源还是存在的。对于这种测试,我们推荐采用的常用仪器为低相位噪声的高精度射频发生器。还可采用反射脉冲不变的短接传输线,来测量反射脉冲宽度。

  高端示波器的JNF方程式如下:

  式中FSj =最大输入范围,所有这些都假设是采用高斯滤波器响应产生的边沿波形。

  TIE用于测量JNF,因为它包括信号中的任意相位误差,无论高频、低频、单事件或累积误差。此外,采用实时仪器,TIE方法的基准可成为一个经过计算的理想时钟。如图4所示,采用DPO/DSA实时示波器时,振荡器上的TIE极小,仅为328fs RMS。

  图4: 实时示波器抖动本底噪声的测量,TIE为328 fs RMS。

  图4: 实时示波器抖动本底噪声的测量,TIE为328 fs RMS。

  影响JNF的另一因素,是抖动噪声的频带将含在结果中。包括抖动在内的所有噪声都有频率分量,波长从几千米到几埃。当测量JNF时,还应考虑所涉及频带上的限制。通常来说,这些值表示最长记录长度和最大取样率上的JNF。

  目前市面上性能最好的一款FPGA是数据率为11.3 Gbps的Altera Stratix IV。图5所示的测试报告,根据高性能采样示波器采集的数据生成,当Tj为22.18 ps时Rj仅395 fs。

  图5: Altera Stratix IV FPGA的抖动分析显示图( <400 fs Rj)

  图5: Altera Stratix IV FPGA的抖动分析显示图( 《400 fs Rj)

  (编辑 Valiant)

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