侵权投诉
订阅
纠错
加入自媒体

PCIe 3.0光纤缆线设计:光通讯模块与控制器搭配

2014-01-11 12:05
风频浪劲
关注

  光通讯模块、控制器搭配得宜 PCIe 3.0光纤缆线设计达阵

  文/Christopher Wong

  对PCIe Express 3.0(PCIe Gen3)机箱间的连接应用来说,光纤技术可提供优于同轴电缆的更佳替代选择。

  虽然串行解串行器(SerDes)转换技术原本的设计是在个人计算机(PC)主板上承载PCIe Gen1/Gen2总线讯号,但也可简单应用到同轴电缆上做为数据中心与服务器机箱间的互连接口。不过,铜缆的通道特性将会因PCIe Gen3更高信道频率而大幅度劣化,因此长距离的铜线互连技术将面临无法满足导入8Gbit/s PCIe Gen3技术产品对成本、效能、尺寸与重量的要求。

  光纤技术为高信道数PCIe Gen3接口提供非常具有吸引力的替代方案,例如大幅延长的联机距离、更小的尺寸、更轻的重量、更低的功耗、更高的效能,以及更具竞争力的成本。虽然采用光纤的PCIe Gen3互连标准尚在初期制订阶段,但市面上已有做为过渡方案的产品。

  本文将介绍PCIe Gen3电气标准,以及将目前商用光纤技术应用到低成本PCIe Gen3的挑战,并将使用由PLX和安华高(Avago)共同开发的解决方案探讨PCIe Gen3光学联机的效能、成本、模块外型、尺寸,以及制造上面临的问题,并提出PCIe Gen3端对端光纤联机的设计架构,描述光纤解决方案如何用来支持商业PCIe应用的全64Gbit/s(双向128Gbit/s)通讯容量。

  PCIe Gen3传输速率翻倍成长

  PCIe总线是提供中央处理器(CPU)与相关周边,如绘图显示适配器、内存、磁盘驱动器和外部输入输入(I/O)适配卡等连接的高速串行技术,最初由英特尔(Intel)开发,目前已逐渐成为大部分桌面计算机、工作站及高阶服务器的互连标准,同时也逐渐在一些较大型系统中成为被动式背板互连的技术。

  在物理层(PHY Layer)上,PCIe以两个端点设备间单一或多个点连接实现,称为通道(Lane),每个通道都由两个低电压交流耦合差动讯号对组成,形成两个联机端点设备间的高速全双工比特流(Bitstream)。比特流中使用8b/10b编码方法嵌入数据频率达到超高数据传输率。为满足更高的容量,PCIe信道可经过组合形成二、四、八及三十二信道的多信道联机,并透过信道传送封包数据。

  当PCIe Gen1标准于2003年推出时,每个通道的连接速度定义为2.5Gbit/s,所采用的8b/10b线路编码法会降低有效容量20%;PCIe Gen2则将速度加倍为5Gbit/s, 带来三十二通道的PCIe连接器支持,达到高达160Gbit/s的总比特率。图1所示为PCIe Gen1与Gen2物理层功能分工。

图1 PCIe Gen1与Gen2物理层功能分工(左)与方块图(右) 图片来源:英特尔

  2010年底定的PCIe Gen3规格则再一次将信道容量加倍,并以称为“打散(Scrambling)”的技术取代Gen1与Gen2使用的8b/10b线路编码方式,可降低信道负担约1.5%。

  光纤延伸PCIe接口联机距离

  由于PCIe技术的高频讯号须额外利用阻抗受控信道,减低讯号噪声,且联机距离相对较短,因此比较适用于CPU与周边位置接近的连接。

1  2  3  4  5  下一页>  
声明: 本文由入驻维科号的作者撰写,观点仅代表作者本人,不代表OFweek立场。如有侵权或其他问题,请联系举报。

发表评论

0条评论,0人参与

请输入评论内容...

请输入评论/评论长度6~500个字

您提交的评论过于频繁,请输入验证码继续

暂无评论

暂无评论

文章纠错
x
*文字标题:
*纠错内容:
联系邮箱:
*验 证 码:

粤公网安备 44030502002758号