芝能智芯出品

对于运行 AI 大模型的数据中心而言，一切对稳定、高效、低耗的寻求，都最终持续求解于一个核心纠结：怎样将更大并行量的数据以最小的耗能、最少的延迟安全而精确地在模型节点之间传输？

关键即在于全新编排规划。关键输入路径的革新技术——共封装光学器件(CPO，Co-Packaged Optics)，正在帮助大数据中心脱离电路线死线和 SerDes 的深坑，实现从终端算力到网络分配节点的快速光转。但是，成本、工艺、热管理和光级对准等技术难题使 CPO 在大规模商用路上仍然充满振荡。

Part 1

光转成之势已成：

电路无力，光得上场

当今世界游转到 AI 大模型高富宽操作的时代，数据中心算力的极限，应用性能的精度，都在于一个关键节点：数据如何高效、低耗地在网络内部传输。

传统的可插拔光模块在带宽和集成度上已经不能满足此类运算件实时速度的需求，这时，把光学设备和算力单元共封装成为可行方案。

为什么是 CPO？

这个概念的核心，在于将光学装置和算力节点贴合一处，大量缓解传统中电路互联下的带宽应办能力和延迟门槛，达到突破性能效提升。

由于水平电源连接操作路径发热量变化大，这使得光学 I/O 系统对于热效影响越变敏感。同时，为了穿越传统电路 SerDes 缓慢器的占空问题，超级缩短传输路径是不可避免的，使用不超过 100 米粒级的电信号路径，是共封装实现能耗降至 <5 pJ/bit 的基本前提。

光输入的相关技术装置包括：DWDM 分带技术以接入多重光通道；光输入 I/O 组件中的 MZI 和微环调制器；以及基于磁畅学原理构建的光学增益元素编码器。

同时，算力节点与光输入单元之间必须有性能适配的结构，例如高性能精密的电路协同系统，以及容合 EIC 和 PIC 整合的中介层分层构建。

光电转换近源化：CPO 将光电数据转换功能从传统的主板边缘收发器转移至更靠近 GPU/ASIC 的位置（即封装内部），显著降低了电互连距离，提升了性能与能效。数据传输功耗从传统可插拔模块的 ~15 pJ/bit 降至 ~5 pJ/bit，未来可望降至 <1 pJ/bit。

带宽密度与集成优势：实现 1 Tbps/mm 的带宽密度，显著提升前面板端口密度。电信号传输距离缩短至 100μm，突破传统封装外电互连中的 功耗、带宽密度与延迟瓶颈。

光子集成与DWDM技术：利用 硅光子集成电路（PIC），并配合 密集波分复用（DWDM） 技术，每条光纤的数据带宽得以倍增。常用光调制器包括微环调制器、马赫曾德尔调制器，完成电到光的转换与调控。

Part 2

光级对准、热管理和三维结构：

技术差值的深层分类

如何将光级元素和光级波导精准对准，是整个 CPO 系统中最大的工艺难题。尤其在精度和兼容性方面要求极高。

首先，对准过程需实现 <0.1μm 的定位精度，横向容差控制在 <50nm 以内，这对设备和工艺提出了极高要求。

目前主要采用两种对准方式：无源对准（如V型槽）适用于低损耗的永久连接，但修复难度大；而有源对准则借助六自由度平台和光反馈系统进行动态优化，灵活性更高。

由于标准单模光纤（直径约8-10μm）与SOI波导（仅约500nm x 220nm）之间存在显著的尺寸和折射率差异，导致耦合损耗较高，进一步增加了对准难度。

随着技术发展，行业正从单根光纤对准向光纤阵列对准演进，例如使用光栅耦合器阵列，以支持多通道同步对准，推动大规模、低成本的集成应用。

另一个关键挑战是热管理问题。

当光子器件与GPU或ASIC同封装时，受高功耗芯片影响，温度波动显著，进而引发环形谐振器、调制器等元件的频率漂移，严重影响性能稳定性。

为此，封装内部需要综合运用先进热管理材料、热隔离结构以及温控反馈机制，以抑制热耦合效应，维持器件在复杂热环境下的正常运行。

如何在紧凑封装中实现高效热管理，已成为光子芯片实用化过程中不可忽视的核心议题。

在深度结构分析上，2.5D 和 3D 结构是当前最主流的技术途径。

◎ 2.5D 通过中介层将 EIC 和 PIC 并列链接，并通过铜椅微块和线程小层架构实现高效电造带宽连接；

◎ 3D 则通过磁畅定位和均边键基准化将 PIC 堆端安装于 EIC 上，实现更好的热负荷分布和精度组合。

小结

共封装光学器件，不是单纯重构光学传输路径，而是对整个数据中心传统性能进行重构。想要实现这样的形态风格转换，不仅仅需要光级办能和热管理最优化，更需要从基础结构、连接体系、集成工艺到产线实现的全链路协同设计。

       原文标题 : CPO的功耗临界点正成为AI数据中心瓶颈